Minggu, 29 September 2024

TP 1 Modul 2 Percobaan 1 kondisi 5




1. Kondisi[Kembali]

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=1, B1=1, B2=don’t care, B3=don’t care, B4=0, B5=don’t care, B6=don’t care led diganti logicprobe

2. Gambar Rangkaian[Kembali




3. Video Simulasi[Kembali]




4. Prinsip Kerja Rangkaian[Kembali] 

Pada proteus kita menggunakan 2 IC untuk 2 buah rangkaian, yaitu : IC 7474 sebagai rangkaian DE Flip-flop dan IC 74LS112 sebagai rangkaian JK Flip-Flop. 

Pada IC D Flip-flop terdapat satu buah input D=data, S=set, R=reset, CLC=Clock, Q dan Q' sebagai output. Input D dihubungkan ke saklar B5,Clock ke B6, Set ke B1, dan reset ke B0. Sete;ah itu, kita sesuaikan kondisi saklar dengan kondisi 5. Set dan reset di kondisi ini tidak aktif karena berlogika 1 (active low). Hal ini menyebabkan nilai output Q berlogika 1 dan Q' berlogika 0. Disini apapun kondisi D jika clock tidak diubah dari 0 ke 1 maka tidak akan mempengaruhi hasil output, begitupun jika D berlogika 0, walaupun clock aktif tidak akan mempengaruhi hasil output.

Selanjutnya IC 74LS112 hampir sama dengan D flip flop, bedanya untuk input JK flip flop terdapat 2 buah, yaitu J yang terhubung ke saklar B2, dan K ke saklar B4. Untuk clock tyerhubung ke saklar B3. Karena di kondisi 5 ini set dan reset tidak aktif, maka hasil output akan bergantung dari nilai J dan K. Untuk K berlogika 0. Berarti apapun kondisi nilai  J tidak akan berpengaruh terhadap hasil output jika clock tidak di ubah dari 1 ke 0. Dan juga walaupun clock sudah diaktifkan namun input J berlogika 0, maka tidak akan mempengaruhi hasil output.


5. Link Download[Kembali]

Rangkaian [download]
video simulasi [download]


0 komentar:

Posting Komentar