LA 1 MODUL 3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian  

6. Analisa  

7. Link Download  

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

     Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

       Alat dan Bahan (Proteus)

    1. IC 74LS112 (JK filp flop)

Gambar 4. IC 74LS112

    2. Power DC

Gambar 5. Power DC

    3. Switch (SW-SPDT)

Gambar 6. Switch

    4. Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkaian Simulasi [Kembali]

Counter  Asyncronous  disebut  juga Ripple Through  Counter  atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop  yang  paling  ujung  saja  yang  dikendalikan  oleh  sinyal  clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.

4. Prinsip Kerja Rangkaian [Kembali]

Berdasarkan rangkaian, kaki S tiap T flip flop dihubungkan ke saklar spdt 1, sedangkan kaki R tiap T flip flop dihubungkan ke saklar spdt 2, untuk T flip flop yang pertama clock nya dihubungkan ke clock generator

Ketika saklar spdt 1 diberi logika 0 dan spdt 2 berlogika 1, maka kaki S aktif, sehingga akan menghasilkan output pada seven segmen bernilai F.(1111)

Ketika saklar spdt 2 diberi logika 10dan spdt 1 berlogika 1, maka kaki R aktif, sehingga akan mereset output pada seven segment menjadi 0 (0000)

Ketika ke dua saklar diberi logika 1 dan flip flop pertama clock nya dihubungkan ke clock generator, maka akan memberikan output berupa toggle disaat kondisi falling. Output dari flip flop pertama dihubungkan ke clock flip flop ke 2 dan seterusnya. Output flip flop selanjutnya bergantung dari output flip flop sebelumnya karena sumber clock T flip flop terhubung dari output T flip flop sebelumnya. output ini juga dihubungkan ke 7-segment, karena flip flop yang saling terhubung antara satu sama lain tadi, mengakibatkan terjadinya perubahan pada setiap flip flop secara bergantian atau bertahap dan membuat terjadilah counter pada rangkaian.

Berdasarkan rangkaian, bagian paling kanan disebut MSB (Most Significant Bit) sedangkan yang paling kiri disebut LSB (Least Significant Bit). saat dihubungkan ke sevent segment, seven segment akan menunjukan angka yang terus meningkat mulai dari angka 0 sampai 9 , kemudian dilanjutkan dengan huruf A sampai F dan setelah itu kembali lagi ke 0. 

Jadi, pada percobaan 1 output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya dihasilkan dari masing-masing flip-flop sebelumnya.

5. Video Rangkaian [Kembali] 

6. Analisa [Kembali]

7. Link Download [Kembali]

Video Percobaan [download]